|
|
|
AHB Test-bench
Darmowy test-bench AHB umożliwiający symulacje magistrali AHB z wieloma modułami master i slave. Większość modułów napisana jest w kodzie RTL i możliwa jest także ich synteza do FPGA czy ASIC. Test-bench napisany jest w języku Verilog-HDL. Dalsze szczegóły odnośnie dostarczanego kodu znajdują się w dokumentacji.
|
|
|
Strona Główna
