|
Język VHDL (VHSIC Hardware Description Language) powstał jako projekt finansowany przez Departament Obrony USA. Oryginalnie miał być używany do dokumentowania funkcjonalności cyfrowych układów elektronicznych. Szybko jednak przekształcił się w narzędzie do projektowania i weryfikacji układów cyfrowych. Umożliwiły to nowoczesne narzędzia do symulacji i syntezy logicznej tego języka. Obecnie jest podstawowym narzędziem używanym przez inżynierów. Pozwala na znacznie szybsze i łatwiejsze projektowanie w porównaniu z metodologią bazującą na rysowaniu schematów elektronicznych. Bezpośrednim konkurentem języka VHDL jest Verilog-HDL. Jest to język rozwijany od początku przez firmy komercyjne. Jest szczególnie popularny w USA gdyż narzędzia do syntezy i symulacji pojawiły się nieco wcześniej dla tego języka i zostały szybko wdrożone przez firmy amerykańskie. Oba języki podlegają obecnie gruntownym modyfikacjom mającym na celu rozszerzenie ich możliwości głównie do celów weryfikacji dużych projektów ASIC oraz FPGA.
 |
|
Strona Główna
