|
Synteza logiczna to proces w którym abstrakcyjna forma opisu układu cyfrowego, zwykle w języku HDL (Hardware Description Language), jest konwertowana do postaci bramek lub innych podstawowych elementów logicznych. Abstrakcja opisu nie może jednak wykroczyć poza możliwości danego narzędzia do syntezy logicznej. Do tego celu zostały ustalone pewne ograniczenia i reguły, których trzeba przestrzegać podczas tworzenia projektu w języku HDL. Opis układu zgodny z tymi regułami nazywamy opisem RTL (Register Transfer Level). Generalnie opis taki definiuje funkcjonowanie układu na poziomie przepływu sygnałów pomiędzy rejestrami oraz operacji logicznych wykonywanych na tych sygnałach. Podstawowe zasady zostały zebrane w standardzie IEEE Std 1076.6-1999. Niemniej jednak producenci nowoczesnych narzędzi syntezy starają się w swoich produktach wspierać bardziej abstrakcyjne formy opisu, które nie są wymagane przez standard IEEE.
|
Strona Główna
